Lines Matching refs:V0
328 return Kind == KindTy::Register && Reg.RegNum == RISCV::V0; in isV0Reg()
1627 if (RegNo != RISCV::V0) in parseMaskReg()
2401 assert(Inst.getOperand(0).getReg() != RISCV::V0 && in emitVMSGE()
2411 .addReg(RISCV::V0)); in emitVMSGE()
2413 Inst.getOperand(0).getReg() == RISCV::V0) { in emitVMSGE()
2418 assert(Inst.getOperand(0).getReg() == RISCV::V0 && in emitVMSGE()
2420 assert(Inst.getOperand(1).getReg() != RISCV::V0 && in emitVMSGE()
2437 assert(Inst.getOperand(1).getReg() != RISCV::V0 && in emitVMSGE()
2446 .addReg(RISCV::V0) in emitVMSGE()
2451 .addReg(RISCV::V0)); in emitVMSGE()
2511 if ((Constraints & RISCVII::VMConstraint) && (DestReg == RISCV::V0)) { in validateInstruction()
2527 assert((CheckReg == RISCV::V0 || CheckReg == RISCV::NoRegister) && in validateInstruction()