Lines Matching refs:D2
358 unsigned &D1, unsigned &D2, unsigned &D3) { in GetDSubRegs() argument
362 D2 = TRI->getSubReg(Reg, ARM::dsub_2); in GetDSubRegs()
367 D2 = TRI->getSubReg(Reg, ARM::dsub_4); in GetDSubRegs()
373 D2 = TRI->getSubReg(Reg, ARM::dsub_5); in GetDSubRegs()
395 unsigned D0, D1, D2, D3; in ExpandVLD() local
396 GetDSubRegs(DstReg, RegSpc, TRI, D0, D1, D2, D3); in ExpandVLD()
401 MIB.addReg(D2, RegState::Define | getDeadRegState(DstIsDead)); in ExpandVLD()
470 unsigned D0, D1, D2, D3; in ExpandVST() local
471 GetDSubRegs(SrcReg, RegSpc, TRI, D0, D1, D2, D3); in ExpandVST()
476 MIB.addReg(D2, getUndefRegState(SrcIsUndef)); in ExpandVST()
523 unsigned D0 = 0, D1 = 0, D2 = 0, D3 = 0; in ExpandLaneOp() local
529 GetDSubRegs(DstReg, RegSpc, TRI, D0, D1, D2, D3); in ExpandLaneOp()
534 MIB.addReg(D2, RegState::Define | getDeadRegState(DstIsDead)); in ExpandLaneOp()
552 GetDSubRegs(MO.getReg(), RegSpc, TRI, D0, D1, D2, D3); in ExpandLaneOp()
561 MIB.addReg(D2, SrcFlags); in ExpandLaneOp()
602 unsigned D0, D1, D2, D3; in ExpandVTBL() local
603 GetDSubRegs(SrcReg, SingleSpc, TRI, D0, D1, D2, D3); in ExpandVTBL()